`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    16:49:59 01/04/2017 
// Design Name: 
// Module Name:    PXI_WD 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module PXI_WD(clk,dataout,datain,data_en,clr);

input                   clk;
input   [31:0]          datain;//ԭ����inoutû���⣬����ADC delay����ʾ2��DRIVER,��Ҫ�Ƴ�һ������Ϊinput
input                   data_en;
input                   clr;
output reg[31:0]       dataout;

always@(posedge clk)
begin
    if(data_en)
	   dataout <= datain;
	else if(clr)
	   dataout <= 32'b0;
	else 
	   dataout <= dataout;
end


endmodule